1 高速A/D数据采集
A/D变换器选用了AD公司的AD9224。图2为其管脚图,说明如下:
1(CLK) 时钟输入
2(BIT12) 数据输出最低位LSB
3~12(BIT11~BIT2) 数据输出
13(BIT1) 数据输出最高位MSB
14(OTR) 数据溢出标志位
15、26(AVDD) +5V模拟电源
16、25(AVSS) 模拟地
17(SENSE) 参考选择
18(VREF) 大电流电感输入参考选择
19(REFCOM) 通用参考(AVSS)
20、21(CAPB、CAPT) 减噪管脚
22(CML) 共模方式
23(VINA) 模拟输入(+)
24(VINB) 模拟输入(-)
27(DRVSS) 数字地
28(DRVDD) 数字电源
AD9224是一种高性能、单电源+5V、最高采样频率为40MSPS的12位ADC。在本设计中,由于FIFO读写时间的限制,A/D采样频率最高做到了33.3MHz。AD9224采用CMOS工艺制造,内部集成了基准电压源、宽带输入采样保持放大器等,并且采用四级流水线式结构,前三级每级包括一个连接到开关电贴片电感容器DAC、级间剩余放大器MDAC的闪烁式A/D,第四级只包括闪烁式A/D。闪烁式A/D是目前转换速率最快的ADC。AD9224采用多级流水线结构对输出错误进行逻辑纠正,以保证在整个工作范围内不失码,其数据以二进制形式输出,并带有信号溢出指示位。AD9224在+5V电源下功耗较低,为376mW。其微分非线性误差为0.7LSB,信噪比和失真率为67.5dB。
AD9224的输入可以是单端或差分方式。本设计采用的是交流耦合单端输入方式。信号经过由放大器AD9631和并联电容组成的电路后被偏置为关于AVDD/2(2.5V)对称的正弦波,C1和C2由0.1μF的陶瓷电容和10μF的钽电容并联,电容和电阻共同组成了一个高通滤波器。图3所示为A/D部分的电路设计图。
2 数据缓存
A/D采样一点转换一点。由于本系统的采样速度高达几十MSPS,如果存储控制系统功率电感不能及时接收数据的话,则上次转换的数据马上就被下一个数据所覆盖,很容易造成数据混乱。一般常用的DMA控制器所能达到的传输速率约为5Mb/s,即使是高性能的DSP芯片TMS320C32,其自带的DMA通道所允许的A/D最高采样速度也只达到15MSPS,并且受指令执行时间的限制,依然不能直接接受A/D数据线上的数据,因此必须采用高速缓存。目前常用的缓存多为FIFO(先入先出)、SRAM、及双口RAM等。双口RAM和SRAM一色环电感生产厂般存储量较大,但必须用到复杂的地址发生器。FIFO芯片数据顺序进出,且输入输出口独立,在电路设计上相对简单得多,但由于数据不能按址查询,而是遵循先入先出的原则输出,在软件处理上要复杂一些。FIFO一般价格较贵,且存储量不大。本设计所采用的FIFO是NEC公司生产的UPD42280,其容量为8位256K(实际是262224)字节,数据读写时间为30ns,是一种比较理想的FIFO芯片。该芯片内部采用动态RAM结构,能够自动刷新,当读写完最后一个存储单元后,又会自动回到第一个电感器生产厂家存储单元。由于A/D有13条数据线(包括OTR位),所以每路用了两片FIFO来接收数据。
3 DSP主处理器及控制电路
主处理器采用的是TI公司生产的TMS320C32PCM40。它是一种高性能的32位浮点型数字信号处理器,内部包括通用寄存器组、程序高速缓冲存储器、专用辅助寄存器单元(ARAU)、两个存储器、两个DMA通道。DSP所具有的高存储空间(32位/16M)、多处理器接口、内部及外部产生的等待状态、一个外部接口端口、两个32位定时器、一个串行口以及多重中断结构等,使其应用得到了很大的加强。
[充电器]两节18650串联放电,并联单个充电此模块(暂且称为电源系统)功能
充电:使用TP4056充电
过冲过放保护:DW01+8205A
单独的充电没有问题,但是在串联放电的时候出现问题。
希望各位大神提提意见。
以下
现象:
1、使用万
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