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一种12位双通道高速数据采集处理系统
发布时间:2018-04-20 阅读：次 [打印文章] [关闭窗口]为了加快数据流的传输，克服瓶颈问题，DSP内部采用了哈佛总线结构(指令和数据有各自的存储空间，寻址或存取数据、指令有各自的传输总线)而不是通用处理器采用的冯诺依曼结构(指令和数据使用同一存储空间，经由同一总线传输);为了进一步加快数据流的传输，DSP还采用了提高处理器的时钟速度以及先进的处理方法(如流水线处理和并行处理)。这些都使得DSP的各项运算和处理能在一个时钟周期内完成。DSP处理器的运算/处理功能单元主要包括乘法器/乘加器(MAC)、算术运算单元(ALU)、移位器、数据地址发生器(DAG)。
TMS320C32能与8/16/32位数据存储器接口，并且可以进行8/16/32位程序引导塑封电感，程序存储器可以是16位或32位。它支持广泛的系统寻址方式，实际上属于间接寻址共模电感器，是一种高效有用的寻址方式。另外，在寻址方式中TMS320C3X提供了一种循环寻址方式，可以在单周期内对整数或浮点数进行并行的乘法和算术逻辑单元(ALU)操作。图4为本设计中一路FIFO与DSP的控制电路。
本设计中由于A/D有13条数据线(包括OTR位)，所以每路用了两片绕行电感器FIFO来接收数据。两片FIFO的/WE管脚都连接到上路JK触发器J1的/Q管脚上，以便由DSP控制使其同时接收数据。FIFO的读片选管脚/OE与读复位管脚/RST接下路JK触发器J2的/Q端，另一路接Q端以控制上下路选择，FIFO的读时钟由DSP的定时器TCLK0给出。
系统工作过程如下:
上电后，AD9224加上时钟信号即开始数据的转换。写数据时，DSP经过译码电路首先使/Y0输出为低，则两片FIFO的/WRST为低电平，FIFO的写指针位于0地址处;同时J1被预置，使/WE为低，两片FIFO从0地址开始同步接收A/D转换的数据。由于FIFO没有存储器写满标志，A/D没有控制转换起止标志，因此只能通过软件控制，由DSP延时t(t为FIFO开始转换到写满的时间)后，写74LS138使/Y1为低，J1发生翻转，/WE变为高，写操作被禁止。读数据时，在DSP控制下使/Y2为低，J2被置位，/Q为低，上路FIFO的/RST和/OE同时变低，读指针处于0地址处并允许DSP对其进行读操作。读数据是通过对R/
、/IOSTRB的共同操作完成的。DSP在处理完该路数据之后，再次写译码器使/Y3为低，J2翻转，/Q为高，上路FIFO的访问被禁止;同时，Q变低，允许电感生产厂家读取下路FIF塑封电感O的数据。由于FIFO的读写时间所限，本设计的采样时钟没有做到40MHz，而是采用了最高33.3MHz的时钟。时钟信号由66.6MHz的晶振振荡器经过分频后分别接到A/D的CLK端和FIFO的WCK端，以便使FIFO和AD9224采用同一时钟源，保持时序的严格同步。
本设计为通用系统。采用高性能的12位模/数转换器AD9224进行采样，数据精度较高。尽管由于FIFO的读取时间所限，最高采样频率只做到了33.3MHz，但是由于FIFO的容量较大，因此可以连续不间断地采样256k个点。这对于要求高速连续采样的系统是非常适用的，而且省去了大容量的RAM，在一定程度上节省了硬件开支。
[充电器]两节18650串联放电，并联单个充电此模块（暂且称为电源系统）功能
充电：使用TP4056充电
过冲过放保护：DW01+8205A
单独的充电没有问题，但是在串联放电的时候出现问题。
希望各位大神提提意见。
以下
现象：
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