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SoC系统设计--具有X86到ARM二进制翻译和执行功能
发布时间:2017-12-30 阅读：次 [打印文章] [关闭窗口]-
Watchdog：保证系统安全的监控模块，软件需在预定的时间内访问相应的寄存器，否则硬件将产生内部信号自动复位。
GPIO控制器：用来支持扩展外设，拓宽SoC的使用范围。
Remap&Pause：主要分成两个电感器生产处理单元，前者负责控管地址是否重新对应的机制，后者负责管理系统的省电模式。
模压电感 TImer：定时器，支持捕获、Matchout输出、外部时钟驱动。
2 X86到ARM二进制翻译模块
该设计使用的翻译模块通过编写Verilog HDL实现，能将部分X86指令翻译成ARM指令，实现了某些X86应用程序到ARM架构的移植。图2为解码器内部结构图。
该翻译模块首先从ROM中取出X86指令一体电感器，翻译成ARM指令后存人RAM中，所有指令翻译完成后，翻译模块产生一个终端，使处理器执行RAM中的指令。即所有指令先翻译完成，处理器才执行，该翻译过程属于静态二进制翻译。其中Decoder是整个解码模块的核心，负责翻译指电感器识别令。Decoder模块采用有限状态机控制数据通路的方式实现.根据指令的功能和寻址方式进行状态分类，然后输出ARM指令。例如，把寄存器寻址的算术指令可分为一类：
ADD EAX，EBXSUB EAX，EBX
因为这些指令的寻址方式一样，功能近似，只是操作码不一样，可以归并为一个状态，在某一状态内建立映射关系翻译成为ARM指令。
考虑到AHB总线可能处于比较忙碌的状态，对于X86指令和翻译出的ARM指令分别设置2个FIFO。FIFO1和FIFO2各自有2个存储器，其中一个存储指令，另一个存储与指令对应的地址。对FIFO进行操作会同时对指令和地址进行操作，以保持指令和地址的对应。
此外，ARM核需要向解码模块发送信号，通过设置Communicate模块中的寄存器控制指令译码器的工作：
设置X86指令的起始地址;设置X86指令的终止地址;设置ARM指令的初始存放地址;设置ARM指令复杂指令段的初始地址;设置使指令解码器开始工作的标志寄存器，高电平表示工作;判断指令解码是否结束，结束后向ARM核发送中断;ARM核接收中断信号后，将标志寄存器置低，翻译模块结束本次工作。
本文的SoC系统中没有使用DMA对X86指令和ARM指令进行存取，而是由翻译模块主动进行读和写。因而有2个Master总线接口，通过AHB _1_1inteRFace读取X86指令，由AHB_2_1 interface将ARM指令写入RAM中。Communicate模块与总线的通信接口为Slave口，用于接收ARM核发送的4个地址，一旦接收到这4个地址，翻译模块中的start_flag信号置高，表示开始工作。
3 片上总线结构
在ARM SoC体系结构中，有Master和Slave这两个重要的概念。Master是ARM SoC体系结构中的主单元，他可以向总线发出请求并且对传输进行初始化，例如对存储器进行读/写操作，典型的Master可以是CPU，DSP，DMA。Slave是ARM SoC体系结构中的从单元，典型的Slave为片上或者片外存储器，它们都有自己惟一的地址范围。Master发起读/写操作时，在初始化中会给出读/写操作的地址，而地址译码器则根据这个地址决定哪个Slave被Master选中，然后相应的Slave做出相应。
在AHB系统中，若有2个Master常需要AccessBus，则系统的Performance必定会下降。为了解决这个问题。ARM提出了MulTI-layer AHB，其基本构想是2个Master走不同的Bus去访问Slave，如果访问的Slave不同，则两个Master可以同步的进行Transfer。若彼此访问一个Slave，则根据优先级去判断要先处理谁的Transfer。
该总线结构使用了Multi_layerbus switch(BusMatrix)模块。AHB BusMatrix的设计可以分为3个部分：输入级、译码级和输出级。图3为该设计所使用的结构，其中，输入和输出的个数可以根据系统的Master和Slave灵活调整。
低温不工作本帖最后由zhj2206于2016-3-1108:45编辑
4820充电器，当温度低于10度开始不工作，求解，有图
顶上去，求高手回复顶上去，期待高手回复！图看不清
上PDF连个参数都看不清楚啊。
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