摘要:给出了以FPGA为核心逻辑控制模块的高性能数据采集系统的设计方法,并在QuartusII8.0集成环境中进行软件设计和系统仿真,最后给出了新型缓存系统中主要功能模块的仿真图形。
关键词:FPGA;高速;数据采集;缓存
0 引言
在高速数据采集方面,FPGA有单片机和DSP无法比拟的优势。FPGA的时钟频率高.内部时延小,全部控制逻辑都可由硬件完成,而且速度
快,组成形式灵活,并可以集成外围控制、译码和接口电路。更最主要的是,FPGA可以采用IP内核技术,以通过继承、共享或购买所需的知识产权内核提高其开发进度。而利用EDA工具进行设计、综合和验证,则可加速设计过程,降低开发风险,缩短一体成型电感了开发周期。效率高而且更能适应市场。本数据采集系统就是基于FPGA技术设计的多路模拟量、数字量采集与处理系统。FPGA的10端口多,且可以自由编程、支配、定义其功能,同时配以verilogHDL语言以及芯片自带的可定制模块,即可进行软件设计。FPGA的最大优点是可在线编程。此外,基于FPGA设计的数据采集器还可以方便地进行远程功能扩展,以适应不同应用场合的需要。
1 系统基本构架
本文所设计的高速数据采集系统是某插件电感雷达信号处理系统的一部分,可用于雷达信号的预处理以及采集、缓存。本系统以高速FPCA为核心逻辑控制模块,并与高速ADC和DSP相连接。其系统基本架构如图1所示。
图l中的FPGA可用作数字接收机的预处理模块,该器件集成有PPL倍频、ADC控制接口、FIFO及其管理、SPI接口、DSP总线接口、状态和自
检模块等。FPGA的内部结构功能框图如图2所示。
图2中的中断产生模块用于产生周期性中断,利用视频包络和100 MHz时钟可形成50 MHz的DMA同步传送时钟,然后通过外部口DMA方式将
采样数据传送到DSP。ADC控制串行接口为通用三线串口,SPI总线接口实际上是一个串并转换器,可用于控制本振。本系统的DSP数据总线为
64位宽度,地址为32位。
由于雷达信号接收机中的信号处理量大,信号复杂,因此,通过基于高速大容量FPGA芯片的实时数据采集系统可以很好的满足对信号预处理的需要。
2 芯片的选取
ADC是数据采集系统的核心,其性能指标往往是决定数据采集系统性能最关键的因素。本系统的中频频率为1125 MHz,带宽BW为250 MHz。ADC选用ATMEL公司的高速采样芯片AT84AD001本系统采用带通采样方式,其采样频率低于输入中频频率。但是ADC的输入带宽必须大于中频频率加二分之一带宽,AT84AD001的模拟输入带宽为1500 MHz,高于1125+125=1250 MHz,故可满足设计要求。AT84AD001的最高采样率为1000MHz,也可以满足系统要求。此外,AT84AD00l的模拟输入、时钟输入和输出全部采用差分方式。设采样时钟频率fsw为500 MHz,内部提供了1:l/l:2降速率逻辑,其输出A、B、C、D四路的数据速率分别为fsw/2,数据宽度为8位,电平为差分LVDS,数据宽度为2x8=16位,但是,由于速率已经是250MSPS,故可以直接送给FPGA处理,而不需要再进行专门的降速率处理。
StratixII系列FPGA是Altera公司具有全新构架的高密度产品。它采用1.2V电压、90nm及全铜层SRAM工艺,是采用自适应构架的FPGA。与第一代Stratix相比,StratixII器件的逻辑密度是前者的2倍,速度也快了50%,在无线通信、高速数字信号处理和军事雷达等领域都有广泛的应用前景。本设计采用其中的EP2S90系列,该系列由三种不同大小的集成RAM块组成,包括512 bit的M512块、4Kbit的M4K块以及512 Kbit的M-RAM块。其中最大容量的M-RAM块就有4块,基于这三种块的RAM单元最多能达到9 Mbits的容量,因此,StratixII系列FPGA是那些对存储量要求很高的应用的理想选择。
3 系统的实现及仿真
3.1 ADC接口及控制模块
本系统选用AT84AD001B芯片,设计模拟输入的工作方式为I通道与Q通道有相互独立的两路输入,时钟输入的工作方式为I通道和Q通道有各自独立的时钟,并分别在上升沿时采样。
AT84AD001B有MODE、CLK、LDN及DATA等4个引脚用于三线串口配置。其中,MO电感器生产DE为高时,启用三线串口,设计时可将此引脚接入FPGA中,以便在FPGA中可以根据自身需要进行MODE的置O与置l的配置:CLK为三线串口的配置时钟输电感线圈厂入引脚,该引脚允许输入的最大时钟频率是50 MHz,本设计的输入时钟为20 MHz,可以符合要求;LDN为通过三线串口配置寄存器的开始和结束信号的输入引脚;DATA为三线串口的寄存器配置数据输入引脚。
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