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基于ADSP21161的比相测距雷达跟踪控制系统设计
发布时间:2018-04-26 阅读：次 [打印文章] [关闭窗口]连续波雷达具有测量精度高、设备简单等优点。连续波比相测距雷达继承了连续波雷达的固有优点,由于采用了FFT比相技术,不仅克服了一般连续波雷达测距困难的缺点,而且又便于利用现代信号处理的新技术。随着近年来低截获概率雷达发展的需要,其研究日益受到人们的重视。采用新的数字信号处理器件,不仅大大降低了雷达本身的设计复杂度,而且极大地提高了雷达的整体性能。
1 ADSP21161的主要特点[1]
ADSP21161是美国AD公司生产的一款高性能的32位浮点处理器。在一个单独的芯片上集成了具有强大浮点运算能力的微处理器内核、1Mbit的零等待SRAM、多种形式的外部接口和独立的I/O控制器,构成了一个完整的系统;超级哈佛结构(SHARC)的CPU和高速指令Cache使得ADSP21161的指令均为单周期指令;6套独立的总线分别用于程序存储区(PM)和数据存储区 (DM),可以同时对PM和DM进行数据访问;经优化的DMA和中断的传输机制使得其与外部的数据交换独立且并行于处理器内核的运算过程;片内的主机接口和总线仲裁器可以使多片处理器无需任何附加资源即可构成多处理器阵列。该处理器适用于各种高性能的数字信号处理任务和构成多处理器阵列。
ADSP21161的主要特点包括:
(1)100MHz的内核工作频率;600MFLOPS(每秒百万次浮点运算)的浮点运算峰值;单片A一体电感DSP21161完成1024点复数FFT仅需92μs。
(2)32位单精度(或40大电流电感位扩展精度)IEEE浮点DSP处理器内核;有3个独立的关联计算单元(分别为算术/逻辑单元、乘法器和移位器);完备的算术运算指令集;具有16个通用寄存器组;所有运算指令均为单周期指令;支持零等待循环执行和条件转移。
(3)片内集成2M/1M双端口零等待时间的SRAM存储器,该存储器分为程序存储器(PM)和数据存储器(DM)。双端口的设计使得DSP处理器内核、DMA控制器和I/O处理器能快速、独立地对存储器存取。
电感器英文(4)两套相同的运算处理单元,支持单指令多数据流(SIMD)结构;利用并行的总线结构,在一个周期内可以执行一次乘法器运算和一次ALU运算,同时还可以对双端口SRAM进行一次读或者写的操作。
(5)两套相同的地址产生单元,有效地支持SIMD结构,支持循环缓冲区寻址、广播加载寻址和位反序寻址等多种寻址方式,非常适合用于数字信号处理。
(6)独立于处理器内核的I/O处理器具有DMA控制、存储器映射和与处理器外部通信的功能;14个DMA通道与双端口SRAM配合使用,实现了在内部存储器和外部存储器、外围辅助设备、主机、串行口、链路口之间的并行传输而不影响DSP处理器内核的运算过程;8个串行口和2个链路口构成的点对点的连接很容易构造多处理器系统。
2 比相测距雷达的基本原理[2]
连续波比相测距雷达在频域完成目标的距离、速度等参数的测量,其基本原理如图1所示。假设发射两个频率为f0、f1且频差为Δf的连续正弦波,其中Δf=f1-f0。为了讨论方便,所有信号幅度均取为1。发射信号的两个分量的电压波形可分别写为:
V0(t)=sin(2πf0t+φ0)
V1(t)=sin(2πf1t+φ1)
式中,φ0和φ1为任意的相角(常量)。
由于多普勒效应,回波信号产生了频移。接收机将两个回波信号区分开来,通过混频、低通滤波、正交双通道处理、A一体成型电感器/D变换,得到两个多普勒频移信号的时域离散表达形式为:
式中,T为数据采样周期;fd0、fd1为对应发射信号的多普勒频率;c为光速;R0为初始时刻的距离。
对x0(n)和x1(n)分别做FFT处理,搜索出谱峰位置。根据谱峰位置可求得目标的径向速度,求出谱峰位置的电感器生产厂家相位。利用两者的相位差即可确定目标对应的距离。
3 跟踪控制系统的软硬件设计
跟踪控制系统能实时给出目标的速度、距离、角度和信噪比等信息,并能对雷达伺服系统进行控制,以使雷达波束始终跟踪住目标。系统的设计主要包括硬件系统的设计和软件系统的设计。
3.1 硬件系统设计
跟踪控制系统硬件原理框图如图2所示,它主要包括数据锁存电路、FIFO存储电路、计数控制电路、DSP最小系统四大部分,其中DSP最小系统又包括ADSP21161、EEPROM和SDRAM三个主要组成部分。
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