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FPGA架构的功耗及影响功耗的用户选择方案
发布时间:2017-04-01 阅读：次 [打印文章] [关闭窗口]-
4 异构架构
电路的最高时钟频率取决于其时序关键型路径的延迟。非关键型路径的速度可以较慢而不影响整体芯片性能。在大型系统中，可以有几个速度关键型模块(如处理器中的数据通路)，其他模块可以是非关键型(如缓存)。
当今的FPGA就功耗和速度而言是相同的;每个CLB 均有同样的功耗和速度特性。异构架构可降低功耗，这种架构包含一些低功耗(同时也较慢)的模块，方法是在低功耗模块中实现非关键型模块。这样做不影响整体芯片性能，因为时序关键型模块并未损失性能。
创建异构架构的一种方法是，分配两条核心供电轨，即一条高电压轨(VD电感生产厂家DH)和一条低电压轨(VDDL)。FPGA的每个器件用嵌入式电源开关选择这二者之一，并相应采用高速度或低功耗特性。设计的详细时序确定之后，电压选择便告完成，所以只有非关键型模块才应以VDDL供电。
创建异构架构的另一种方法是，将FPGA分成不同的区，并将这些区分别预制为具有高速度和低功耗特性。可以用不同电源电压、不同阈值或通过若干其他设计权衡条件来实现这些区。要避免性能下降，设计工具必须将设计的时序关键型器件映像成高速度区，而将非关键型器件映射成低功耗区。
5 低摆幅信令
随着工字电感器FPGA容量增加，片上可编程互连的功耗越来越大。减少这种通信功耗的一种有效方法是使用低摆幅信令，其中导线上的电压摆电感器的参数幅比电源电压摆幅低得多。现今，低摆幅信令常见于在高电容性导线(如总线或片外链接)上进行通信的情况。低摆幅驱动器和接收器比CMOS 缓冲器更复杂，所以占用更多芯片面积。但是，随着片上互连逐渐成为总体功耗的较大组成部分，低摆幅信令的功耗优势将证明增加设计复杂性是值得的。当然，FPGA用户不会看到内部信号电压的差异。
图3所示为具有上述某些概念的FPGA架构，其可编程异构架构由高速度和低功耗两个区组成。一个片上功耗模式控制器可管理各种插件电感降功耗模式，即深睡眠模式、悬挂模式和休眠模式。在架构内部，可以用专用的供电开关关掉每个逻辑块的电源。通过布线架构的通信信号流经低摆幅驱动器和接收器，以降低互连功耗。
图3 具有多种降低扁平型电感功耗解决方案的概念架构
结论
除了目前用于现代FPGA设计的能源优化方案，一些用户设计决策也可以产生显著的功耗效益。可以预见，未来的新技术中会有更大胆地遏制功耗的架构解决方案，从而使新的FPGA应用成为可能。
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