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基于FPGA的LED大屏幕控制系统设计

发布时间:2017-05-19 阅读：次 [打印文章] [关闭窗口]

读地址发生器主要产生读地址信号，地址信号送往MCU接口及数据读写模块，读取外部SRAM1或SRAM2中已处理好的LED显示屏数据，并把数据按分区方式送到数据锁存器组锁存。锁存器输出16分区数据，通过移位寄存器组实现并串转换得到显示屏所需要的串行数据，并送往LED显示屏列驱动电路。脉冲发生器为各模块提供相应的同步时钟，行地址发生器产生相应的行信号送往显示屏的行驱动电路。
3．2 单片机与FPGA接口及数据读写模块
单片机与FPGA接口及数据读写模块结构如图4所示。单片机从EEPROM中读取数据并根据显示要求进行处理后，通过接口及数据读写模块把数据送往数据缓冲器SRAM1或SRAM2。为提高数据的传输速度，保证显示效果的连续性，在系统中采用双体切换技术来完成数据存储过程。也就是说，采用双SRAM存储结构，两套完全独立的读、写地址线和数据线轮流大功率电感切换进行读写。工作时，FPGA在一个特定的时间只从两块SRAM中的一块读取显示的数据进行显示，同时另外一块SRAM与MCU进行数据交换。MCU会写入新的数据，依次交替工作，可实现左移、上移、双屏等显示模式。如果显示的内容不改变，即一块SRAM里的数据不变时，MCU不需要给另外一块SRAM写数据。

该模块采用VHDL有限状态机来实现，整个控制分为4个状态，其状态转换图如图5所示。其工作过程如下：系统开机进入初始状态ST0，单片机的写入使能端E为低电平，单片机从EEPROM中读取数据并把数据写入到SRAM1，同时FPGA读取SRAM2中的数据；当单片机数据写完一屏数据后E变为高电平，当FPGA从SRAM2中读完数据、结束信号READ_END为低电平时，进入ST1状态。

在ST1状态下，若没有新的数据写入则E保持高电平，FPGA读取SRAM1的数据，为静态显示；只有当单片机的读入控制信号E为低电平且READ_END为低电平时，进入ST2状态。在ST2状态下，单片机把数据写入SRAM2，同时FPGA读取SRAM1的数据，单片机数据写完后E变为高电平，当FPGA一屏数据读完后READ_END为低电平，进入ST3状态。在ST3状态下，如果没有新数据写入E为高电平，FPGA读取SRAM2中的数据。当单片机有新的数据写入时E变为低电平，当FPGA一屏数据读完后READ_END为低电平时，重新进入ST0状态。通过这电感器的作用是什么种周而复始的交替工作完成数据的写入与读取，其端口程序如下：

3．3 读地址发生器
读地址发生器主要产生外部缓存器SRAM1(SRAM2)的读地址信号，使系统能正确地从存储器中读取相应的显示数据。其地址最高位为0，其余地址分别为行地址(hang[3．．0])、列地址(lie[6．．0])、分区地址(qu[3．．0])15位有效地址信号。在16个脉冲周期内读出在SRAM1(SRAM2)中的16字节数据，其部分VHDL源程序如下：

3．4 译码器
译码器模块主要是产生16路的分区信号(低电平有效)分别控制16个锁存器，把16个分区的显示数据分别锁存在相应的锁存器中。
3．5 数据锁存器组及移位寄存器组模块
数据锁存器组模块由16个8位锁存器组成锁存器组，锁存16个分区的数据。移位寄存器组模块由16个8位移位寄存器组成，把各路锁存器中8位并行数据转换成同时输出的16路串行数据，驱动LED显示屏，实现数据的并串转换。
其生成的元件符号如图6所示。其中，DATA IN[7．．0]为每个分区的8位并行数据输入，SCLK为移位时钟，CLR为清零信号，LOAD为数据锁存信号，CS[15．．0]为16分区的输入信号(接译码器的输出)，DATA_OUT[15．．0]为16路的串行数据输出。

3．6 脉电感器生产厂家冲发生器
系统采用1／16的扫描方式，把数据分为16分区，16分区数据同时传送。假设刷新的频率为60 Hz(即周期为16．67 ms)，每一行显示的时间电感厂家约为16．67 ms／16=1．04 ms。每行有1024位，则移位脉冲周期为1．04／1024=1．02 μs，即移位频率为0．983 MHz以上才能满足要求。由于移位脉冲是数据读取模块时钟的2分频，因此系统的时钟至少1．97 MHz以上，本系统采用50 MHz时钟源。其时序图如图7所示。
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