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检测LDMOS漏端电压判断是否过流方案
发布时间:2015-10-01 阅读：次 [打印文章] [关闭窗口]-
比较电压产生器的电路工作原理如下：由于过流状态只发生在功率LDMOS 管栅极为高电平状态。故当V(GATEDelayed)为低电平时，I1、I2和I3将同时对电容Ccompare充电， 使比较电压V(Compare) 值升高。考虑到采样电压最大值为2.5V，为避免误操作，可设置比较电压值为2.7 V，以使后继比较电路工作的门限电平增加，提高抗干扰能力;与此同时，采样电容Csample将通过电阻R2快速放电，使采样电压V(Sample)快速变为零，即相应输出为非过流状态。
而当栅极电压V(GATEDelayed)为高电平时，输出比较电压则变为V(Compare)=I1×R3=1.0 V。
过流比较器过流比较器采用常见的NPN 差分对管的输入方式，恒流源偏置。与传统恒流源偏置略有不同的是在偏置电路中增加了MOS 开关，当V(GATE)为高时(此时LDMOS 和该MOS 开关同时导通)，电路图左侧恒流源差模电感器工作，使总偏置电流变大，输出缓冲级的驱动电流增大，比较电路速度加快;在V(GATE)为低时，左侧的恒流源不工作，总偏置电流变小(此时LDMOS 不导通，过流比较器处于闲置状态)，为节能模式。
2.2 控制逻辑
控制逻辑模块如图4 所示，该模块直接控制LDMOS 的开关。PULSE 信号的上升沿对应是CLO贴片电感CK 时钟的开始，PULSE 信号与时钟CLOCK 的关系如图9 所示。当发生过流时，OVERCURRENT信号为低，触发器R 端为高，Q 为低，GateSwitch 信号为低，关断LDMOS，从而实现过流保护功能。
图4 控制逻辑电路图
3 仿真结果
我们利用BCD 高压工艺，在cadence 环境下进行电路仿真验证。结果如下：
前沿消隐电路的仿真仿真条件：取电源电压为5.8 V，2 pF 的电容在10μA 的放电电流情况下，延迟时间为Tdelay=C*0.
5VDD/I =2p*2.9/10μ= 0.58μs，仿真结果如图5 所示。
平面电感器
图5 前沿消隐电路仿真
采样电路的仿真
设检测端电压一般在10～50 V 之间变化，我们设置V(Detect)=SIN(30,20,50 k);周期为20μS;又设在采样周期内，比较电压为1 V;依据LDMOS管导通特性，设输出漏电压高于某值(本例为20伏)为过流，则分压比设计为K = R4/ ( R3+R4)=5 k/(5 k+95 k)=1/20， 于是得到采样电压值为V(Sample)=V(Detect)*k =SIN(1.5,1,50 k)，即最大值为2.5，最小值为0.5。同样地，我们在采样电路输出端加上一个电容以消除电压尖峰影响。该采样电路仿真结果如图6 所示。
贴片电感器
图6 采样电路仿真
比较电压产生器的仿真
在比较电压产生器输出端应加上电容Ccompare，以消除由于开关管导通的瞬间在Ccompare端产生的尖峰电压，仿真结果如图7 所示，其中虚/ 实线分别为有无电容存在时的仿真结果。显然，电容Ccompare的存在极大地改善了输出波形。电容Ccompare大小的选择，应该权衡消峰效果、充电速度和芯片面积消耗间关系。
图7 添加电容Ccompare 前后的比较
本例中，取Ccompare为4 pF。过流保护电路模块的仿真
对图3 进行电路仿真，电源电压VCC 为5.8 V，LDMOS 漏端检测电压在10～50 V 之间，栅端电压脉冲频率为132 kHz，占空比为60%的方波，SPICE仿真条件设置为VCC=5.8 V，V (Detect)= SIN(30,20,50k)，V (Gate)=PULSE(0,5.8,0.5u,0.5u,0.5u,3u,7u)，仿真结果如图8 所示。在1.26 uS~4.17 uS 和8.25 uS~11.2 uS 这两个采样区间内，采样电压V(Sample)较比较电压V(Compare)大，输出为低电平(过流保护，低电平有效);在15.2 uS~18.2 uS 采样区间内，采样电压V (Sample) 较比较电压V(Compare)小，输出为高电平，对应不发生过流情况;其他时间段内栅电压处于低电平，对应LDMOS处于关断态，不可能发生过流，故过流输出信号OverCurrent 为高电平。仿真结果表明，该电路确实能很好地实现过流保护的功能。
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