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赛灵思推出 Vivado 设计套件工程师观点
发布时间:2017-11-11 阅读：次 [打印文章] [关闭窗口]-
–Simon Robin，总裁
Missing Link Electronics，赛灵思联盟计划认证成员
“Missing Link Electronics 致力于开发可针对目标应用进行软硬件配置的嵌入式系统。缩短重复开发时间，获得可预测的综合结果，这两点对于实现异构多核系统 FPGA 设计来说至关重要。在我们看来，赛灵思的 Vivado 设计套件充分印证了赛灵思为支持本行业更加快速地推出优秀嵌入式系统所做出的承诺!”
–Endric Schubert，CTO
Oki Information Systems 公司，赛灵思联盟计划认证成员
“作为 Vivado 设计套件早期使用计划的参与者，我们用 Vivado 工具编译我们的 PCIe DMA光电感器 控制器 (iDMAC) IP。我们将 IP 从 ISE 设计套件移植到 Vivado 套件上，没出现任何问题。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我们的工程师能够快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 脚本，之前具备 ASIC 设计经验的 IP 设计工程师使用该套件会更加轻松。放眼未来，我们计划在大规模设计中采用Vivado 工具，并期待着通过高性能综合、布局布线分析功能和低存储器使用率等众多突破性技术推动生产力的大幅提升。”
–Yasuo Yamamoto，IP 平台业务部负责人
OmniTek 公司，赛灵思联盟计划认证成员
“我们参加了针对 Vivado 设计套件的合作伙伴培电感生产训活动，新产品给我们留下了深刻的印象。我们认为 IP-XACT、SDC 和 AMBA AXI4 等业界标准的采用对大型 28nm 器件所需的FPGA IP 的推广而言非常重要。Vivado IP 集成器和 IP 打包器工具进一步缩短了 IP 开发和集成所需的设计时间。”
–Roger Fawcett，董事总经理
4DSP 公司，赛灵思联盟计划成员
“Vivado 设计套件将灵活性和高性能整合在一起。项目的创建非常方便，结合直接简单的设计流程，有助于我们快速高效地满足设计要求。AMBA AXI4 接口所具有的通用特性，使我们可以非常轻松地将现有的 IP 和参照设计向最新的 7 系列产品移植。”
–Justin Braun，FPGA 设计经理
Blue Pearl Software 公司，赛灵思联盟计划成员
“我们的 Blue Pearl 软件套件能够与赛灵思 Vivado 设计套件在 Windows 平台上实现无缝协作运行。我们的 RTL 分析解决方案包括 linting、时钟域绕行电感交错 (CDC) 和 Synopsys 设计约束 (SDC) 自动生成等。我们可以利用 SDC 自动完成 FPGA设计实现过程中的合成与布局布线步骤。客户表示，我们的软件减少了重复设计次数，缩短了整体设计时间，而且，我们的 Visual Verification Environment™ 对任何水平的 FPGA 设计人员来说都非常易于使用。”
–Shakeel Jeeawoody，产品市场营销总监
CAST 公司，赛灵思联盟计划成员
“AMBA AXI4 标准互连与 IP-XACT 封装标准是我们不断演进的应用目标的重大发展，不但可简化 CAST 核的集成，而且还可提升 CAST 客户的整体 IP 体验。功率电感器全新 Vivado 设计套件具有集成型数据库、更出色的脚本控制以及其它生产力辅助技术，将大幅缩短我们提供这些优势所需的时间，特别是与我们提供的 50 多种赛灵思内核相配合时效果更加明显。”
–Nick Sgoupis，高级首席工程师
Great River Technology 公司，赛灵思联盟计划成员
“我们知道 Vivado IP 封装器极高的性能价值可帮助我们便捷地在 Vivado 可扩展 IP 目录中添加 ARINC 818 IP。我们非常感谢购买我们 IP 库用于任务关键型与高性能数字视频应用的客户，他们现在可在其整个机构中部署 IP，获得简单易用与高度一致性的优势。”
–Mukul Gadde，设计工程师
IntoPix 公司，赛灵思联盟计划成员
“Vivado 设计套件带来的更高性能可帮助我们以更快速度在全系列赛灵思塑封电感器产品中确认 IP 核的反复更新。Vivado 工具缩短了运行时间，我们不但可同步运行相同 IP 的多个实现方案，而且还可确认任何 IP 核的轻度升级。”
–Katty Van Mele，业务开发总监
National Instruments 公司，赛灵思联盟计划成员
“我们对最新 Vivado 设计套件功能深感振奋。Tcl 接口有助于我们查询设计，生成定制报告。赛灵思设计约束支持改进了对源同步接口的支持，可加强静态时序分析。看到我们的初始设计方案大幅缩短了编译时间我们也感到非常高兴。”
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